数字逻辑
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更新日期:2025/06/24
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开课高校武汉轻工大学
开课教师刘昌华
学科专业工学电子信息类
开课时间2025/03/08 - 2025/07/11
课程周期18 周
开课状态开课中
每周学时-
课程简介

      21 世纪是信息数字化的时代。从世界上第一台通用计算机ENIAC到纳米工艺的微处理器,数字逻辑电路经历了从真空管到集成电路和可编程逻辑的发展。如今,数字电子技术已经渗透到人类社会经济生活的所有领域,并且改变着我们生活的方方面面。除以往的传统应用航天、通信、消费电子、工控等,进入到AI、数据中心、视频处理、自动驾驶、5G等新的开垦地,对FPGA的需求已然无止境。

      本课程,带你系统的了解和学习数字逻辑的基本原理与FPGA设计的实际应用。该课程将带领你,从数字系统、数制与编码、逻辑代数等基础知识出发,通过组合逻辑电路和时序逻辑电路培养工程问题的分析和设计能力,进而了解可编程逻辑器件、Verilog HDL设计基础、FPGA设计入门等专业知识之后,通过大量设计实例,让你轻松掌握基于FPGA技术的数字逻辑设计方法。近百道习题, 10个实验题,以及10个综合性设计课题更能将你由理论直接引入实战。

      课程以数字逻辑电路和数字系统设计为主线,结合丰富的实例按照由浅入深的学习规律,循序渐进,逐步引入相关FPGA技术和工具,通俗易懂,重点突出。杜威的五步教学方法理论---情景、问题、假设、推论、验证,贯穿课程始终。

      您会跟随课程组老师的步伐,从“按部就班”的基本设计步骤逐步深入到技巧性运用。在这里,理论变为实际应用的过程是那样的透明和直观;综合实例的讲解,更使复杂数字系统的设计方法变得轻而易举。

1.  绪论

(1) 数字时代和系统

(2) 数制及其转换

(3) 编 码

2. 逻辑代数基础

(1)逻辑代数的基本概念

(2)逻辑函数及标准形式

(3)逻辑代数的重要定理

(4)逻辑函数化简

3. 组合逻辑电路

(1) 逻辑门电路的外特性

(2) 组合逻辑电路分析

(3) 组合逻辑电路的设计

(4) 设计方法的灵活运用

(5) 组合逻辑电路的险象

(6)  计算机中常用的组合逻辑电路设计

4. 时序逻辑电路分析

(1) 时序逻辑电路模型

(2) 触发器

(3) 同步时序逻辑分析

(4)  异步时序逻辑电路分析

(5) 计算机中常用的时序逻辑电路

5. 时序逻辑电路设计

(1) 同步时序逻辑设计的基本方法

(2) 同步时序逻辑电路的状态设定、状态化简、状态分配

(3)   同步时序电路设计中驱动方程的求解;

(4)    序列检测器设计,计数器设计

6. 可编程逻辑器件

(1)  可编程逻辑器件概述

(2) 简单PLD原理

(3) CPLD

(4) FPGA

7.  Verilog HDL设计基础

(1) Verilog HDL基本语法与基本语句

(2)    开发环境

(3) 常见组合逻辑电路的Verilog HDL设计

(4)   常见时序逻辑电路的Verilog HDL设计





课程大纲

绪论

  • 1.1 课程导论(1)
  • 1.2 课程导论(2)
  • 1.3 数制
  • 1.4 码制(1)
  • 1.5 码制(2)
  • 1.6 章节自测

逻辑代数基础

  • 2.1 逻辑代数的基本概念
  • 2.2 逻辑代数的基本定理与规则
  • 2.3 逻辑函数标准形式
  • 2.4 逻辑函数的化简
  • 2.5 章节自测

组合逻辑电路

  • 3.1 数字系统的逻辑实现
  • 3.2 组合逻辑电路分析
  • 3.3 组合逻辑电路设计
  • 3.4 计算机中常用的组合逻辑电路设计
  • 3.5 组合逻辑电路的险象
  • 3.6 组合电路的FPGA设计
  • 3.7 章节自测
  • 3.8 实验一
  • 3.9 实验2
  • 3.10 实验3

时序逻辑电路分析

  • 4.1 时序逻辑电路模型
  • 4.2 触发器
  • 4.3 常用触发器
  • 4.4 时序逻辑分析
  • 4.5 计算机中常用的时序逻辑电路
  • 4.6 章节自测

时序逻辑电路设计

  • 5.1 同步时序逻辑设计的基本方法
  • 5.2 计数器设计
  • 5.3 基于MSI器件实现任意模值计数器
  • 5.4 实验4计数器的FPGA设计
  • 5.5 课后习题讲解
  • 5.6 章节自测

可编程逻辑器件概述

  • 6.1 可编程逻辑器件概述
  • 6.2 FPGA设计方法
  • 6.3 基于FPGA技术的数字逻辑系统设计流程
  • 6.4 DE2-115开发板简介
  • 6.5 章节自测

Verilog HDL设计基础

  • 7.1 硬件描述语言简介
  • 7.2 Verilog HDL程序的基本语法
  • 7.3 Verilog HDL程序的描述方式
  • 7.4 Verilog HDL语言常见语句。
  • 7.5 常见组合逻辑电路的Verilog HDL设计
  • 7.6 常见时序逻辑电路的Verilog HDL设计
  • 7.7 章节自测
  • 7.8 基于FPGA的数字钟设计
  • 7.9 基于FPGA的乐曲演奏电路设计

期末自测

  • 8.1 数字逻辑总复习
  • 8.2 测试1

实验考试答辩学生演示视频案例

  • 9.1 实验2案例
  • 9.2 实验4案例标准
  • 9.3 实验4同步异步区别
  • 9.4 实验4任意进制计数器设计案例